400-838-2828

COPTRIGHT © 2017 金百泽科技 版权所有   |   粤ICP备14043884号   |   中企动力提供技术支持

友情链接:

400-838-2828

留下您的意见我们提供
更好的服务

Cadence 时序等长设置,我们“So easy”

分类:
技术交流
作者:
金百泽科技
2018/12/12 09:13

针对高速PCB的设计,保持信号时序同步,Layout布线等长是必不可少的环节。做好等长的前提就必须约束好规则,以Cadence Allegro软件为例,做好一个超复杂拓扑约束规则需要花费很长的时间,且重复性工作会让你直接“崩溃”。

  

 

完成Cadence约束规则的设置一般是在Allegro Constraint Manager中完成,如下图:

 

 

Allegro Constraint Manager中以Pin Pair进行约束,Pin Pair代表一对逻辑连接关系的管脚,一般是驱动管脚到接收管脚。Pin Pair有时并不是直接连接,但肯定存在为同一个Net或Xnet。Xnet指网络有串接阻容后合并成一个虚拟Net,如下图U7.AD7 -- RP47.6管脚间网络为Net1,U12.80 -- RP47.3管脚间网络为Net2,其中U7.AD7 -- U12.80 为Xnet,Xnet命名将有软件自动随机生成。

 

 

   

创建Pin Pair方法常见有2种,一种是通过Constraint Manager约束表格中直接选择点对点,此设置针对拓扑结构简单,涉及等长网络少的情况下适用。

 

 

创建Pin Pair另一种方法是通过SigXplorer工具进行拓扑提取,然后选择对应管脚来创建Match Group。 

 

           

以上设置要求网络拓扑结构有一致性,如某信号多增加了一个匹配电阻,会导致Match Group创建失败,如下图红色警告:

 

 

金百泽KBEDA软件开发团队通过多年积累经验,近期开发一款自动设置等长功能,给工程师设计效率进行大幅度提高,深受金百泽CAD设计部工程师的喜爱。

 

其工具核心技术参考SigXplorer方法,将组中随机抽取1个Net结构来创建Model,然后循环执行每个组内网络,以信号网络命名、器件布局位置、封装特性等数据信息为判断条件, 逐一进行创建Pin Pair,最终并入Match Group组中。

 

效果演示

 

业务咨询 技术咨询